在昨天举行的2026 IDAS设计自动化产业峰会上，国内数字EDA（电子设计自动化）龙头企业上海合见工业软件集团股份有限公司（简称“合见工软”）召开年度新产品发布会，正式发布下一代EDA创新矩阵。此次发布聚焦两大前沿方向——AI智能体战略体系与三维芯片物理设计，推出多款国产自研产品，填补了国内在商用级3DIC物理设计及EDA智能体等领域的多项空白。
EDA被誉为芯片设计的“工业母机”，是支撑现代芯片产业的关键软件工具。此次合见工软发布的产品矩阵，标志着国产EDA正在从“跟跑”向“并跑”迈进，初步具备了与国际一线厂商同台竞技的技术实力。
AI智能体战略：让芯片设计“聪明”起来
在AI赋能千行百业的浪潮下，合见工软正式落地Agentic EDA智能体战略，将AI能力深度融入芯片设计全流程。
该战略的核心产品是UniVista Verification GOAT——国内首款专用于数字芯片验证全流程的EDA智能体套件。它首次发布了四大专家级数字验证智能体，覆盖软件仿真、验证调试、回归测试管理、硬件仿真与FPGA原型验证等关键环节。
合见工软CTO贺培鑫表示：“生成式AI正快速重塑芯片设计的生产范式，但AI赋能EDA的核心价值，并非依靠模型直接宣告任务完成，而是构建起验证目标、专家工程方法论、工具真实运行反馈与可回溯证据链的完整业务闭环。”
区别于市面上泛化的通用智能体，Verification GOAT并不替代工程师的最终决策，而是遵循“AI探索最优方案、EDA严谨验证落地、工程师统筹决策把关”的协同范式。工程师先定义任务目标与验收标准，智能体完成分析与执行，EDA工具输出真实工程反馈，最后由工程师基于完整的证据链做出关键判断。
同期，合见工软还推出了AI赋能的MBIST全流程平台UniVista Tespert AIMBIST，覆盖芯片测试从设计规划到量产良率分析的全链路，据称可实现30%以上的面积缩减；以及AI原生电子系统设计平台UniVista Archer AI+，支持用自然语言驱动复杂的原理图设计操作。
三维芯片设计工具：打破制程依赖的“破局者”
此次发布会的另一大亮点，是国内首款三维芯片物理设计工具UniVista 3DIC Designer的正式亮相。
随着摩尔定律逐步逼近物理与成本的双重边界，单纯依靠缩小晶体管尺寸来提升芯片性能变得越来越困难。在此背景下，“逻辑折叠”与“韬定律”代表了一条不依赖先进制程的重要技术路线——通过将电路在三维空间垂直堆叠，大幅缩短信号传输距离，从而在成熟工艺上实现性能跨越式提升。
然而，当前主流的3D封装EDA工具大多是从传统2D平面工具扩展而来，仅能处理粗粒度的芯粒堆叠，难以满足逻辑折叠所需的单元级原生3D全局协同设计需求。UniVista 3DIC Designer正是为此而生——它从底层架构开始专为三维场景重构，采用自研的真三维布局算法与GPU并行加速技术，能够有效应对十亿门级大算力芯片的三维设计挑战。
该工具支持2-die/3-die逻辑折叠、多裸片异构堆叠等前沿架构，可在超短周期内实现时序、功耗、面积、热分布的全局平衡，完成从设计输入到3DIC架构的无缝闭环交付。它的推出，为AI等算力芯片提供了自主可控的三维设计底座，填补了国内商用级3DIC物理设计工具的空白。
补齐国产EDA最后一块拼图
合见工软还发布了国产先进工艺节点收敛工具UniVista NodeClosure，补齐了国产数字EDA在后端ECO（工程指令变更）环节的核心能力。
ECO是数字芯片后端物理设计的“最后一公里”——在芯片临近流片时，无需重启整个设计流程，而是以局部微调的方式修复时序、逻辑或物理规则问题，避免全流程返工带来的时间和成本损失。随着AI、HPC等大规模复杂芯片的流片成本高达千万元级别，ECO工具早已不只是“补漏工具”，而是保障芯片成功量产的关键手段。NodeClosure采用物理感知增量优化架构，可大幅减少迭代次数，帮助设计团队在紧凑周期内完成高质量设计收敛，同时赋能国产晶圆厂高效落地定制化设计规则。
六年磨一剑，国产EDA加速崛起
合见工软成立于2020年，总部位于上海张江，是国内唯一同时具备数字EDA工具、高端接口IP以及系统和封装工具的平台型公司。截至目前，公司以六年近50款产品的创新速度，构筑起覆盖数字设计、可测性设计、先进工艺后端设计及高速互联IP和系统级EDA的完整服务能力。
在本届IDAS峰会上，合见工软自主研发的全功能高性能数字仿真器UVS+还斩获了第三届“中国芯”EDA专项金口碑产品奖，这一奖项立足于市场应用成效与用户真实评价，充分印证了公司产品在大量芯片项目实战中积累的广泛用户信赖。
从AI智能体到三维芯片设计，从数字验证到先进工艺收敛，合见工软此次发布的下一代EDA创新矩阵，正在为国产芯片产业从“可用”迈向“好用”铺设坚实的技术底座。
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